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5.5.3 사상 방식 - 각 주기억장치 블록이 어느 캐시 라인에 적재될 것인 지를 결정해주는 방식으로서, 캐시 내부 조직을 결정 1. 직접 사상(direct mapping) 2. 완전-연관 사상(fully-associative mapping) 3. 세트-연관 사상(set-associative mapping) 1. 직접 사상 - 각 주기억장치의 블록이 지정된 하나의 캐시 라인으로만 적재됨 - 주기억장치 주소 형식 > 태그 필드(t 비트) : 태그 번호(라인에 적재되어 있는 블록의 번호) > 라인 번호(l 비트) : 캐시의 m = 2^t 개의 라인들 중의 하나를 지정 > 단어 필드(w 비트) : 각 블록 내 2^w 개 단어들 중의 하나를 구분 - 주기억장치의 블록 j가 적재될 수 있는 캐시라인의 번호 i :..

Computer Science/Computer Architecture 2020. 5. 8. 10:18

캐시 메모리 (Cache memory) - CPU와 주기억장치의 속도 차이로 인한 CPU 대기 시간을 최소화 시키기 위하여, CPU와 주기억장치 사이에 설치하는 고속 반도체 기억장치 특징 - 주기억장치(DRAM)보다 엑세스 속도가 더 높은 칩(SRAM)사용 - 가격 및 제한된 공간 때문에 용량이 적다 - 캐시 적중(cache hit) : CPU가 원하는 데이터가 캐시에 있는 상태 - 캐시 미스(cache miss) : CPU가 원하는 데이터가 캐시에 없는 상태 (주기억장치로부터 데이터를 읽음) - 적중률(hit ratio) : 캐시에 적중되는 정도(H) - 캐시의 미스율(miss ratio) = (1-H) - 평균 기억장치 엑세스 시간(Ta) (Tc는 캐시 엑세스 시간, Tm은 주기억장치 엑세스 시간) ..

Computer Science/Computer Architecture 2020. 5. 8. 10:02

1. 기억장치 칩의 데이터 I/O 비트 수가 단어 길이보다 적은 경우 > 여러 개의 칩들을 병렬로 접속하여 기억장치 모듈을 구성 (단어의 길이 = N비트, 기억장치 칩의 데이터 I/O 비트 수 = B라면, -> N/B 개의 칩들을 병렬 접속) [EXAMPLE] N = 8 일때, 16x4비트 RAM 칩들을 이용한 기억장치 모듈의 설계 - 방법 : 2개의 RAM 칩들을 병렬로 접속 - 모듈의 용량 : (16x4) x 2개 = 16x8비트 = 16바이트 - 주소 비트 (4개 : A3~A0) : 두 칩들에 공통으로 접속 - 칩 선택 (Chip Select : CS)신호도 두 칩들에 공통으로 접속 - 주소 영역 : 0000 ~ 1111 16x4 비트 RAM 칩들을 이용한 16x8비트 기억장치 모듈 [EXAMPLE..

Computer Science/Computer Architecture 2020. 4. 30. 15:28

5.3.1 RAM (Random Access Memory) 특성 - 임의 엑세스 방식 사용 - 반도체 집적회로 기억장치 (semiconductor IC memory) - 데이터 읽기와 쓰기가 모두 가능 - 휘발성 (volatile) : 전원 공급이 중단되면 내용이 지워짐 1K x 8 RAM 칩과 제어 신호들 1K = RAM 안에 있는 기억장소의 개수, 8 = 기억장소안에 있는 비트 수 - 주소비트 : 기억장소의 개수가 1K = 2^10이므로 주소 비트는 10비트 - 데이터 버스 폭 : 데이터 입출력은 한 번에 8비트씩 이루어지기 때문에, 데이터 버스의 폭은 8비트 제조 기술에 따른 분류 DRAM (Dynamic RAM) - 캐패시터(capacitor)에 전하(charge)를 충전하는 방식으로 데이터를 저..

Computer Science/Computer Architecture 2020. 4. 30. 15:02

계층적 기억장치 시스템 : - 속도, 가격 및 크기가 다양한 기억장치들을 계층적으로 설치함으로써 성능대 가격비 (performance/cost ratio)를 높이는 시스템 구성 방식 5.2.1 계층화의 필요성 및 효과 - 필요성 : 기억장치들은 속도, 용량 및 가격 측면에서 매우 댜양 > 적절한 성능(속도), 용량 및 가격의 기억장치 구성 필요 - 효과 : 기억장치시스템의 성능 대 가격비 (performance/cost ratio) 향상 기억장치 특성 - 엑세스 속도가 높아질수록, 비트당 가격은 높아진다. - 용량이 커질수록, 비트당 가격은 낮아진다. - 용량이 커질수록, 엑세스 시간은 길어진다. 계층적 기억장치시스템은 기본 구성 개념 - 첫 번째 계층 기억장치 : 속도가 빠르지만 가격은 높은 기억장치 ..

Computer Science/Computer Architecture 2020. 4. 30. 13:51

기억장치는 CPU가 직접 엑세스할 수 있는 내부 기억장치와, 장치 제어기를 통해 엑세스 할 수 있는 외부 기억장치로 구성된다. 기억장치 엑세스 (Memory Access) : CPU가 어떤 정보를 기억장치에 쓰거나 기억장치로부터 읽는 동작 기억장치의 엑세스 유형 - 순차적 엑세스 (Sequential Access) : 저장된 정보를 처음부터 순서대로 액세스하는 방법 EX) 자기 테이프 - 직접 엑세스 (Direct Access) : 엑세스할 위치 근처로 직접 이동한 다음에, 순차적 검색을 통하여 최종 위치에 도달하는 방식 EX) 디스크, CD-ROM - 임의 엑세스 (Random Access) : 주소에 의해 직접 기억 장소를 찾아 엑세스 하며, 어떤 기억 장소든 엑세스하는 시간이 동일 EX) 반도체 기..

Computer Science/Computer Architecture 2020. 4. 30. 11:08

4.5 마이크로 프로그램의 순서제어 - 순서 제어 (sequencing) : 다음에 실행할 마이크로 명령어의 주소 결정 - CAR의 초기값 = 0 (인출 사이클 루틴의 첫 번째 마이크로 명령어의 주소) - MUX1 : 다음에 실행할 마이크로 명령어의 주소 선택 - MUX2 : 조건 플래그를 선택하여 주소선택 회로로 전송 순서제어 회로가 포함된 제어 유니트의 구성도 - CD 필드의 두 비트들은 MUX2로 보내져서 네 개의 조건 비트들 중 하나를 선택 > 그 출력은 주소 선택 회로의 한 입력(C)로 들어감 > 주소 선택 회로의 다른 두 입력들로는 BR필드의 두 비트들이 들어감 주소 선택 방법 - BR = 00 (JUMP) 혹은 01 (CALL)일 때, > C = 0, 다음 위치의 마이크로 명령어 선택 > C..

Computer Science/Computer Architecture 2020. 4. 22. 20:47

4.4 마이크로 프로그래밍 4.4.1 인출 사이클 루틴의 마이크로 명령어 루틴 - 2진 비트 패턴 > 주소 : 각 마이크로 명령어가 저장될 제어 기억장치 주소 > ops : 두 개의 마이크로 연산들 > CD : 조건 필드 > BR : 분기 필드 > ADF : 주소 필드 4.4.2 간접 사이클 루틴 - 2진 비트 패턴 4.4.3 실행 사이클 루틴 - 사상 방식을 이용하여 각 연산 코드에 대한 실행 사이클 루틴의 시작 주소를 결정하고, 각 명령어 실행을 위한 루틴을 작성 - 각 연산 코드에 대한 사상의 결과 (사상 함수 : 1xxxx00) 각 명령어에 대한 실행 사이클 루틴들

Computer Science/Computer Architecture 2020. 4. 22. 20:08